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在電路設(shè)計中，設(shè)計者有更多的機(jī)會能夠控制信號完整性，對于高扇出的模塊比如說時鐘驅(qū)動器設(shè)計者可以選擇用差分信號。

　　布局布線的準(zhǔn)確性將會更加困難，在IC設(shè)計中對于布局布線工具必須包含全部的寄生參數(shù)提取，以實現(xiàn)對時鐘偏移率和延遲的精確預(yù)測，最終的布線器將會和信號完整性工具集成到一起，如果信號完整性低于理想的閾值，將會重新布線。Synopsys 規(guī)劃了Design Compiler的替代產(chǎn)品——Physical Compiler。Physical Compiler 將邏輯綜合與信號完整性分析和布局相結(jié)合，以此解決信號完整性問題。Physical Compiler與Chip Architect、Clock Tree Compiler以及 Route Compiler等相結(jié)合，可提供一種支持深亞微米產(chǎn)品設(shè)計、綜合和布局布線的方法。 Magma Design公司認(rèn)識到，時序收斂是一種能夠避免因長導(dǎo)線和位置鄰近的導(dǎo)線間的信號方向和信號轉(zhuǎn)換速率而引起的信號完整性問題。該公司采取的辦法是，在設(shè)計師確定的約束條件下，先固定信號通路的時間設(shè)置，再改變布局來適應(yīng)它。因此，即使拓?fù)浣Y(jié)構(gòu)變了，信號通路的特性仍保持不變。Cadence公司將它在幾年前購買的綜合技術(shù)與分析工具相結(jié)合而產(chǎn)生了PKS（物理智能綜合）工具，其流程與Synopsys的產(chǎn)品相似?！　?/p>